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    • 专利摘要:
    一種類比數位轉換電路，具有複數個比較電路單元。每一個比較電路單元具有電阻與CMOS。電阻係用以提供準位電壓。而CMOS係由一PMOS與一NMOS串聯而成，且具有電源端、訊號輸入端、位準端及訊號輸出端。訊號輸入端係位於CMOS之閘極，且用以接受類比輸入訊號。而位準端係位於NMOS之源極，且用以接受準位電壓。訊號輸出端係位於CMOS之汲極，且用以輸出數位訊號。
    公开号:TW201301774A
    申请号:TW100121076
    申请日:2011-06-16
    公开日:2013-01-01
    发明作者:Zhi-Ming Lin
    申请人:Univ Nat Changhua Education；
    IPC主号:H03M1-00
    专利说明:
    類比數位轉換器及其比較電路單元
    本發明是有關於一種類比數位轉換器，且特別是有關於一種快閃式類比數位轉換器。
    第1圖係一般快閃式類比數位轉換器之電路架構示意圖。請參考第1圖而可以得知，快閃式類比數位轉換器之操作係利用眾多之比較器110來比較類比輸入訊號Vin與參考電壓值，再利用溫度計碼(thermometer code)編碼器120等技術來合成比較結果，以輸出n位元之數位輸出訊號Vout。而各比較器之參考電壓值是由串聯的電阻來分壓參考電壓(Vref+與Vref-間之電壓)而得。
    細言之，n位元的類比數位轉換器需要2n個電阻和2n-1個比較器。而參考電壓(Vref+與Vref-間之電壓)可以被2n個電阻分壓成不同的2n個參考電壓值，使得類比輸入訊號Vin與這些不同的參考電壓值比較。
    而比較器之操作為：當類比輸入訊號比參考電壓值高時，比較器將會產生一個負邏輯之邏輯“1”的數位輸出電壓；當類比輸入訊號低於參考電壓值的話，比較器將會產生一個負邏輯之邏輯“0”的數位輸出電壓。而這些輸出稱為溫度計碼，在經過一個反相器校正為正邏輯之後，2n-1個溫度計碼將經由溫度計碼(thermometer code)編碼器合成為一個n位元的數位輸出訊號。
    如第1圖這種快閃式類比數位轉換器架構的優點就是不需要取樣與保持(sample-and-hold)電路，每個計時器脈衝就可以產生一個資料輸出。所以快閃式類比數位轉換器架構很容易實現高速之轉換效能，故常被用於中、低解析度及高速之運用上，尤其運用在硬碟機、光碟機之讀寫介面或高速接收機之電路上。而缺點就是需要很多的比較器，一個n位元的快閃式類比數位轉換器就需要2n-1個比較器電路，所以難以提高解析度之表現。
    又，一般傳統的快閃式類比數位轉換器之比較器電路如第2圖所示。依據第2圖，可以了解一個比較器電路需要7個NMOS場效電晶體N1~N7以及7個PMOS場效電晶體P1~P7，總共需要14個電晶體，不只增加晶片的面積，也會增加功率的消耗。
    表1顯示第1圖之類比數位轉換器使用第2圖之一般傳統比較器時，根據不同位元數所需比較器以及電晶體的數量。由表1中可以得知，一個n位元的快閃式類比數位轉換器需要2n-1個比較器電路，如使用第2圖之一般傳統比較器時，每個比較器需14個電晶體，則n位元的快閃式類比數位轉換器一共需14×(2n-1)個電晶體。故一個常用的6位元快閃式類比數位轉換器需要882個電晶體來實現，而16位元甚至需要將近快一百萬的電晶體的數量。換句話說，如果要提高快閃式類比數位轉換器之解析度，需要很大的電路佈局面積，且還會產生許多的功率消耗。然而，晶片的價格成本是隨著電路佈局面積而增加的，且增加功率消耗則是會帶來不必要的熱量以及更多的耗電。
    綜上所言，具有高速轉換效果的快閃式類比數位轉換器的缺點就是需要很多的比較器，這意味著快閃式類比數位轉換器需要很大的電路佈局面積以及功耗，而其精準度也往往受限於元件間匹配不良等問題。於是，針對上述類比數位轉換器的缺點，各種改善電路都相繼地被提出，希冀可以減少快閃式類比數位轉換器架構中比較器及比較器之電晶體的數量。
    所以無庸置疑地，若是可以保留快閃式類比數位轉換器之高速架構，卻又可以減少電晶體之數量的話，就可以維持轉換之高速特性，且降低電路佈局的所需面積，減少經濟上成本，也減少功率消耗或散熱等問題。
    一言以蔽之，最理想的類比數位轉換器就是，保留快閃式類比數位轉換器之高速特徵，但減少電晶體之數量與電晶佈局之面積，以達到低成本、高速又高解析度之結果，此為本案發明人致力研發改進之目標。
    因此，本揭示內容之一技術態樣在於提供一種類比數位轉換器及其比較電路單元，且特別是有關於一種快閃式類比數位轉換器之架構。
    依據本揭示內容之第1實施例，提供一種比較電路單元，其係用於類比數位轉換電路。此比較電路單元包含電阻及CMOS場效電晶體。此電阻之一端電性連接到電源，而另一端用以提供準位電壓。此CMOS場效電晶體係由一PMOS場效電晶體與一NMOS場效電晶體串聯而成，其中PMOS場效電晶體之基極與源極電性連接，且NMOS場效電晶體之基極接地。且此CMOS場效電晶體包含電源端、訊號輸入端、位準端及訊號輸出端。電源端係位於PMOS場效電晶體之源極。訊號輸入端係位於CMOS場效電晶體之閘極，且係用以接受類比輸入訊號。位準端係位於NMOS場效電晶體之源極，且電性連接上述電阻以接受其所提供之準位電壓。訊號輸出端係位於CMOS場效電晶體之汲極，且係用以輸出數位訊號。其中，準位電壓之絕對值為NMOS場效電晶體之VS之絕對值，而依據基板效應之方程式可調整電阻之阻值而改變NMOS場效電晶體之臨界電壓。又數位訊號係基於NMOS場效電晶體之閘源極電壓VGS與臨界電壓比較之結果而產生。
    依據本揭示內容之第2實施例，提供一種比較電路單元，其係用於類比數位轉換電路。此比較電路單元包含電阻及CMOS場效電晶體。此電阻之一端電性連接到電源，而另一端用以提供準位電壓。此CMOS場效電晶體係由一PMOS場效電晶體與一NMOS場效電晶體串聯而成，其中PMOS場效電晶體之基極與源極電性連接，且NMOS場效電晶體之基極與源極電性連接。且此CMOS場效電晶體包含電源端、訊號輸入端、位準端及訊號輸出端。電源端係位於PMOS場效電晶體之源極。訊號輸入端係位於CMOS場效電晶體之閘極，且係用以接受類比輸入訊號。位準端係位於NMOS場效電晶體之源極，且電性連接上述電阻以接受其所提供之準位電壓。訊號輸出端係位於CMOS場效電晶體之汲極，且係用以輸出數位訊號。其中，數位訊號係基於NMOS場效電晶體之閘源極電壓VGS與臨界電壓比較之結果而產生。
    依據本揭示內容之第3實施例，提供一種比較電路單元，其係用於類比數位轉換電路。此比較電路單元包含第一電阻、第二電阻及CMOS場效電晶體。此第一電阻之一端電性連接到電源，而另一端用以提供第一準位電壓；而第二電阻之一端電性連接電源，另一端提供第二準位電壓。此CMOS場效電晶體係由一PMOS場效電晶體與一NMOS場效電晶體串聯而成，其中PMOS場效電晶體之基極與電源電性連接，且NMOS場效電晶體之基極與源極電性連接。且此CMOS場效電晶體包含訊號輸入端、第一及第二位準端及訊號輸出端。訊號輸入端係位於CMOS場效電晶體之閘極，且係用以接受類比輸入訊號。第一位準端係位於NMOS場效電晶體之源極，且電性連接上述第一電阻以接受其所提供之第一準位電壓。而第二位準端係位於PMOS場效電晶體之源極，且電性連接上述第二電阻以接受其所提供之第二準位電壓。訊號輸出端係位於CMOS場效電晶體之汲極，且係用以輸出數位訊號。其中，數位訊號係基於NMOS場效電晶體之閘源極電壓VGS與臨界電壓比較之結果而產生。
    上述第1~第3實施例例之比較電路單元中，當NMOS場效電晶體之閘源極電壓VGS大於臨界電壓時，NMOS場效電晶體導通，故可產生負邏輯之邏輯“1”之數位訊號；相反地，當NMOS場效電晶體之閘源極電壓VGS小於臨界電壓，NMOS場效電晶體不導通，則可產生負邏輯之邏輯“0”之數位訊號。
    又依據本揭示內容之另一實施例，提供一種類比數位轉換器，其包含輸入訊號介面、複數個上述第1~第3實施例之比較電路單元、輸出訊號介面。輸入訊號介面係用以接受一類比輸入訊號。而比較電路單元之每一者係包含電阻與CMOS場效電晶體。又訊號輸出端係位於CMOS場效電晶體之汲極，且係用以輸出數位訊號。因此，輸出訊號介面係與比較電路單元的訊號輸出端電性連接，且將數位訊號合成為一數位輸出訊號。其中，準位電壓之絕對值為NMOS場效電晶體之VS之絕對值，而依據基板效應之方程式可調整電阻之阻值而改變NMOS場效電晶體之臨界電壓。又數位訊號係基於NMOS場效電晶體之閘源極電壓VGS與臨界電壓比較之結果而產生。
    上述實施例之比較電路單元中，當NMOS場效電晶體之閘源極電壓VGS大於臨界電壓時，NMOS場效電晶體導通，故可產生負邏輯之邏輯“1”之數位訊號；相反地，當NMOS場效電晶體之閘源極電壓VGS小於臨界電壓，NMOS場效電晶體不導通，則可產生負邏輯之邏輯“0”之數位訊號。且當數位輸出訊號之位元數為n位元時，比較電路單元之數量即為2n－1個。
    藉由上述實施例，本揭示內容提供之類比數位轉換器不但具有快閃式類比數位轉換器之高速架構，更大幅地減少了電晶體之數量，因此降低電路佈局的所需面積，減少經濟上成本，也減少功率消耗或散熱等問題。而達到低成本、高速又高解析度之結果。
    請參考第3圖。第3圖是本發明之第1實施例的比較電路單元之電路示意圖。以比較電路單元U2 n -1為例，一個比較電路單元U2 n -1包含一個電阻R2 n -1及一個比較電晶體C2 n -1。而電阻R2 n -1一端電性連接到電源VDD，而另一端用以提供準位電壓VR2 n -1。而比較電晶體C2 n -1由一PMOS場效電晶體P2 n -1與一NMOS場效電晶體N2 n -1串聯而成，且電源端、訊號輸入端、位準端、及訊號輸出端；分別與VDD、Vin、VR2 n -1、及Vout2 n -1電性連接。另一種視點則為：比較電路單元U2 n -1除了訊號輸入端Vin及訊號輸出端Vout2 n -1外，還具有四個可以用來連接的埠A2 n -1、B2 n -1、C2 n -1、D2 n -1。
    再細看第3圖，依電阻分壓定律，一端電性連接到電源VDD之電阻R2 n -1的另一端便可以提供準位電壓VR2 n -1。因為NMOS場效電晶體N2 n -1之基極接地，在NMOS場效電晶體元件中，當基極與源極並不直接相連時，VSB≠0，這種狀況造成的副作用稱為基板效應(body effect)。而NMOS場效電晶體會受到基板效應的影響，臨界電壓會有所改變。所以NMOS場效電晶體N2 n -1之臨界電壓可以經由下列之基體效應方程式(body effect equation)來計算。
    其中，Vth代表NMOS場效電晶體之臨界電壓、VSB代表NMOS場效電晶體之源極到基極之電壓，而Vth0是基極與源極之間無電位差時的臨界電壓，γ是基板效應參數、Φ f 則是與半導體能階相關的參數，所以Vth0、Φ f 、γ三者為半導體製程中之參數。值得注意的是，由於VSB在公式(1)之平方根號中，所以VSB與Vth之變化為非線性的。
    再者，因為NMOS場效電晶體N2 n -1之基極接地，所以NMOS場效電晶體N2 n -1之臨界電壓Vth會受準位電壓VR2 n -1影響。因此，控制電阻R2 n -1便可以控制NMOS場效電晶體N2 n -1之臨界電壓Vth。更詳細地說，當準位電壓之|VR2 n -1|增加，則|VSB|也會跟著增加，所以臨界電壓|Vth|也會增加。
    而NMOS場效電晶體之操作機制主要是看閘源極電壓VGS(閘極和源極間的電壓)與臨界電壓Vth之關係。以第4圖為例，可以清楚了解閘源極電壓VGS，其實就是類比輸入訊號Vin與準位電壓VR2 n -1的電壓差。
    細言之，當閘源極電壓VGS小於臨界電壓Vth時，NMOS場效電晶體會是處在「截止」(cut-off)的狀態，電流無法流過這個NMOS場效電晶體，也就是這個NMOS場效電晶體不導通，輸出電壓[0]接近於電源電壓，相當於輸出負邏輯之邏輯“0”之數位訊號。在此狀況下，也就是Vin－VR2 n -1=VGs＜Vth，等效於Vin＜Vth+VR2 n -1。
    反之，當閘源極電壓VGS大於臨界電壓Vth時，NMOS場效電晶體會是處在「導通」的狀態，而輸出電壓由於CMOS場效電晶體反相器的作用，輸出電壓反相於電源電壓，相當於輸出負邏輯之邏輯“1”之數位訊號。在此狀況下，也就是Vin－VR2 n -1=VGs＞Vth，等效於Vin＞Vth+VR2 n -1。
    承上，當NMOS場效電晶體之閘源極電壓VGS大於臨界電壓Vth時，不論進入線性區、非線性區或飽和區，根據下列之NMOS的輸出電壓公式，可以計算出NMOS之電流ID與Vout之值。
    其中，NMOS場效電晶體的寬關係著NMOS的阻抗值(RMOS)，W越寬則會降低NMOS的阻抗值。經由公式(2)，較低的NMOS內阻可以達到較低的輸出電壓，因此可以使得Vp-p(類比數位轉換器可用範圍，即Input Range)的範圍可以增加。然而，增加NMOS的寬將增加晶片的面積，因此，Vp-p以及晶片面積的取捨是非常重要的。經由仔細地調整，可以得到最好的晶片面積以及功率消耗。假如犧牲Vp-p的話，NMOS的寬可以選擇最小尺寸，這麼一來晶片面積以及功率消耗可以降至最低。
    另外，因為本案是利用改變NMOS場效電晶體之間的外接電阻來達到不同臨界電壓的效果，換句話說，雖然電晶體的W/L長寬比設定為一致，但是經由分壓電阻值的微調可以改變NMOS場效電晶體的臨界電壓，由公式(2)推算，可進而改變電壓輸出值，因此，切換時間點也在控制範圍內，如此一來，經由仔細的微調以及公式的推導，本揭示內容之各轉換器參數亦有明顯的改進(如後述及第9、10圖)。
    此外，設計PMOS場效電晶體與NMOS場效電晶體切換時間點的不同，因此可以避免掉NMOS場效電晶體與PMOS場效電晶體同時為導通的情形發生，因此功耗方面也會進一步節省不少。
    最後，NMOS的汲極的輸出電壓Vout2 n -1排列成串可以形成一個溫度計碼輸出。所以藉由設計不同的電阻R2 n -1值，可以輕易地控制NMOS場效電晶體N2 n -1之臨界電壓Vth，將NMOS場效電晶體當作開關使用。且控制手段之VSB為方程式(1)之臨界電壓的平方根，所以藉由調整電阻來得到不同VSB及臨界電壓Vth，可以使得控制NMOS開或關之切換電壓十分細微與精準[0]。另外，值得注意的是，由於本案是利用電阻分壓控制各NMOS的VSB，而間接達到控制Vth，進而間接達到控制NMOS開或關之切換電壓之概念[0]。所以，若是利用直接電源供給各NMOS的VSB，當然也可以間接達到控制Vth，或說NMOS開或關之切換電壓之效果。
    在此種設計架構下，比較電晶體C2 n -1中之PMOS場效電晶體P2 n -1與NMOS場效電晶體N2 n -1的佈局長寬比W/L可以為定值，也可以為製程參數中的最小尺寸。因此，根據本揭示內容之類比數位轉換器，可以大幅地減少電晶體的數量與佈局面積。
    可以發現在相同解析度時，本揭示內容之類比數位轉換器所需之電晶體數量為第2圖之一般傳統的快閃式類比數位轉換器之1/7倍。若以6位元之類比數位轉換器為例，便減少了756個電晶體。又如前所述，本揭示內容中之電晶體不論PMOS、NMOS在電路佈局時，皆可以使用固定的長寬比，或為製程參數中的最小尺寸。所以在本揭示內容中，唯一能夠影響晶片面積的變數就只有電晶體的W/L長寬比。故，假設要將面積以及功耗降到最低，將所有的場效電晶體尺寸都取最小尺寸即可達成。
    而若以解析度為n位元為例，第4圖中n=2，由右至左依序繪示有U1~U2 n -1(U1~U3)，其分別產生負邏輯之數位訊號值。而U2的A2埠與U3的B3埠電性連接、U2的B2埠與U1的A1埠電性連接、U2的D2埠與U3的E3埠電性連接、U2的E2埠與U1的D1埠電性連接。
    而比較電路單元U1~U2 n -1中，每一者都各自包含一個電阻R1~R2 n -1(R1~R3)及一個比較電晶體C1~C2 n -1(C1~C3)。而上述負邏輯之數位訊號值係指：負邏輯之邏輯“1”為低電位，負邏輯之邏輯“0”為高電位。因此，再送入溫度計碼編碼器前要再經過一反相器，才能成為正邏輯。又，此反相器更可以提高輸入訊號範圍、放大與緩衝比較器輸出訊號，將比較電晶體C之Vout較緩慢變化曲線轉成較陡峭之快速變化曲線。然而，反相器與溫度計碼編碼器為習知常用之技術，在此不對其結構多作贅述。
    以C1為例，其訊號輸入端位於閘極，用以接受類比輸入訊號Vin；位準端位於N1源極，且電性連接電阻R1之一端並接地，以使得N1接受由電阻R1提供之準位電壓VR1，藉以控制N1之臨界電壓，並由位於汲極之訊號輸出端輸出數位訊號Vout1。
    再以C2為例，其與C1之差別僅在於C2中N2之源極(位準端)電性連接至R1之另一端。以此類推，最後一級之R3有一端電性連接至電源。藉此，可以清楚明確地了解本揭示內容提出之類比數位轉換器與其比較電路單元無慮。而第4圖之各數位訊號經過溫度計碼編碼器(圖未示)合成後，可成為一2位元之數位輸出訊號。
    第5圖係依照本發明之第2實施例的比較電路單元之電路示意圖。第5圖中，第2實施例之比較電路單元也係用於類比數位轉換電路，且包含電阻R2 n -1及CMOS場效電晶體。此電阻R2 n -1之一端電性連接到電源，而另一端用以提供準位電壓VR2 n -1。此CMOS場效電晶體係由一PMOS場效電晶體P2 n -1與一NMOS場效電晶體N2 n -1串聯而成，其中PMOS場效電晶體P2 n -1之基極與源極電性連接，且NMOS場效電晶體N2 n -1之基極與源極電性連接。且此CMOS場效電晶體包含電源端VDD、訊號輸入端Vin、位準端VR2 n -1、及訊號輸出端Vout2 n -1。電源端係位於PMOS場效電晶體之源極。訊號輸入端Vin係位於CMOS場效電晶體之閘極，且係用以接受類比輸入訊號。位準端VR2 n -1係位於NMOS場效電晶體N2 n -1之源極，且電性連接上述電阻R2 n -1以接受其所提供之準位電壓VR2 n -1。訊號輸出端Vout2 n -1係位於CMOS場效電晶體之汲極，且係用以輸出數位訊號。其中，數位訊號係基於NMOS場效電晶體之閘源極電壓VGS與臨界電壓比較之結果而產生。
    第2實施例的電路架構中，與第1實施例不同的是，NMOS場效電晶體N2 n -1之基極與源極電性連接，因此NMOS場效電晶體N2 n -1之源極到基極之電壓VSB為0，帶入公式(1)中，則可以發現Vth=Vth0，故Vth與Vs為線性關係，用相同的電阻不需微調電阻即可降低DNL誤差。所以第2實施例改善了第1實施例中基體效應方程式之影響。
    再者，請參考第6圖。第6圖係繪示基於第5圖之第2實施例的比較電路單元組合而成之類比數位轉換器(n=2)。與第4圖相似，各比較電路單元係利用ABCD四個埠彼此電性連接。如U2的A2埠與U3的B3埠電性連接、U2的B2埠與U1的A1埠電性連接、U2的D2埠與U3的E3埠電性連接、U2的E2埠與U1的D1埠電性連接。藉此產生對應類比訊號之數位訊號。
    第7圖係依照本發明之第3實施例的比較電路單元之電路示意圖。第3實施例之比較電路單元亦係用於類比數位轉換電路。此比較電路單元包含第一電阻R2 n -1、第二電阻r2 n -1及CMOS場效電晶體。此第一電阻R2 n -1之一端電性連接到電源，而另一端用以提供第一準位電壓VR2 n -1；而第二電阻r2 n -1之一端電性連接電源，另一端提供第二準位電壓(供給PMOS場效電晶體P2 n -1之源極)。此CMOS場效電晶體係由一PMOS場效電晶體P2 n -1與一NMOS場效電晶體N2 n -1串聯而成，其中PMOS場效電晶體P2 n -1之基極與電源電性連接，且NMOS場效電晶體N2 n -1之基極與源極電性連接。且此CMOS場效電晶體包含訊號輸入端、第一及第二位準端及訊號輸出端。第二位準端係位於PMOS場效電晶體P2 n -1之源極。訊號輸入端係位於CMOS場效電晶體之閘極，且係用以接受類比輸入訊號。第一位準端係位於NMOS場效電晶體N2 n -1之源極，且電性連接上述第一電阻R2 n -1以接受其所提供之第一準位電壓。而第二位準端係位於PMOS場效電晶體P2 n -1之源極，且電性連接上述第二電阻r2 n -1以接受其所提供之第二準位電壓。訊號輸出端係位於CMOS場效電晶體之汲極，且係用以輸出數位訊號。其中，數位訊號係基於NMOS場效電晶體N2 n -1之閘源極電壓VGS與臨界電壓比較之結果而產生。
    第3實施例的電路架構中，與第1、2實施例不同的是，增加了一個電阻在PMOS場效電晶體P2 n -1之源極。因此，原本的NMOS場效電晶體N2 n -1源極的第一電阻R2 n -1與新增之PMOS場效電晶體P2 n -1之源極的第二電阻r2 n -1分別提供了第一準位電壓與第二準位電壓給比較電路單元。
    由於第3實施例中，NMOS場效電晶體N2 n -1之基極與源極電性連接，故如上述所言Vth與Vs為線性關係。若第一電阻R2 n -1等值於第二電阻r2 n -1，則每一NMOS場效電晶體N2 n -1之VDS具相同之充放電電壓，可以使得輸出之數位訊號的電壓波形間距更為平均。除了減輕第1實施例中基體效應方程式之影響，此結構之VDS更有不受電源電壓與溫度變異之影響之特性。值得注意的是，比較電路單元U3中，R3與r1可串聯一個偏壓電阻，且偏壓電阻可使用可變電阻來調節比較電路單元U3中NMOS場效電晶體N3之Vs電壓，讓使用者可以依應用之需要來改變輸入電壓範圍。
    承上所述，因為本揭示內容之類比數位轉換器係經由NMOS場效電晶體其源極處的電阻微調，可以將電壓切換點調至預設最佳值，因此本揭示內容之類比數位轉換器之表現參數INL與表現參數DNL也有相當優異之表現。
    請參考第9圖與第10圖。第9圖係繪示依照本發明一實施例的類比數位轉換器之積分非線性誤差(INL)的模擬值。而第10圖係繪示依照本發明一實施例的類比數位轉換器之微分非線性誤差(DNL)的模擬值。
    若預設解析度為6位元，而製程方面則選用國家晶片中心(CIC)有提供之TSMC 0.18 UM CMOS Mixed Signal RF General Purpose MiM Al 1P6M中180nm製程技術，電壓方面選擇以1.8 volts驅動電路，以此設定參數進行模擬，所得之傳統快閃式類比數位轉換器與本發明之類比數位轉換器之各項參數比較如表3所示。
    綜上所言，本揭示內容之類比數位電路不但省略傳統類比數位轉換器之比較器電路，大幅地減少電路佈局之面積，進而減少成本，又提供了精準的控制趨勢、較省電之切換方式。就轉換的表現而言，取樣速度維持傳統快閃式架構的高速優勢(>1000 MS/s)，而功耗十分低(＜1 mW)，且微分非線性誤差(DNL)與積分非線性誤差(INL)方面都有不錯的表現，確實地減少了類比轉換數位時的量化誤差。
    由上述實施例可知，應用本發明具有保留快閃式類比數位轉換器之高速架構，卻又可以減少電晶體之數量。不但維持轉換之高速特性，且降低電路佈局的所需面積，確實地減少經濟上成本，也減少功率消耗或散熱等問題之優點。
    雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
    Vin．．．類比輸入訊號
    R、R1~R2 n -1．．．電阻
    r1~r2 n -1．．．電阻
    Vref+、Vref-．．．參考電壓
    VDD．．．電源
    Vout1~Vout2 n -1．．．數位輸出訊號
    VR1~VR2 n -1．．．準位電壓
    110．．．比較器
    120．．．溫度計解碼器
    P1~P2 n -1．．．PMOS場效電晶體
    N1~N2 n -1．．．NMOS場效電晶體
    C1~C2 n -1．．．比較電晶體
    U1~U2 n -1．．．比較電路單元
    A、B、D、E．．．埠
    為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：
    第1圖是一般快閃式類比數位轉換器之電路架構示意圖。
    第2圖是一般快閃式類比數位轉換器之比較器電路圖。
    第3圖係依照本發明之第1實施例的比較電路單元之電路示意圖。
    第4圖係繪示基於第4圖之第1實施例的比較電路單元組合而成之類比數位轉換器。
    第5圖係依照本發明之第2實施例的比較電路單元之電路示意圖。
    第6圖係繪示基於第5圖之第2實施例的比較電路單元組合而成之類比數位轉換器。
    第7圖係依照本發明之第3實施例的比較電路單元之電路示意圖。
    第8圖係繪示基於第6圖之第3實施例的比較電路單元組合而成之類比數位轉換器。
    第9圖係繪示依照本發明的類比數位轉換器之積分非線性誤差(INL)的模擬值。
    第10圖係繪示依照本發明的類比數位轉換器之微分非線性誤差(DNL)的模擬值。
    R2 n -1．．．電阻
    Vin．．．類比輸入訊號
    Vout2 n -1．．．數位輸出訊號
    VR2 n -1．．．準位電壓
    A2 n -1、B2 n -1、D2 n -1、E2 n -1．．．埠
    P2 n -1．．．PMOS場效電晶體
    N2 n -1．．．NMOS場效電晶體
    权利要求:
    Claims (9)
    [1] 一種比較電路單元，係用於一類比數位轉換電路，該比較電路單元包含：一電阻，其一端電性連接一電源，另一端提供一準位電壓；以及一CMOS場效電晶體，由一PMOS場效電晶體與一NMOS場效電晶體串聯而成，該PMOS場效電晶體之基極與源極電性連接，且該NMOS場效電晶體之基極接地，該CMOS場效電晶體包含：一電源端，位於該PMOS場效電晶體之源極；一訊號輸入端，位於該CMOS場效電晶體之閘極，且係用以接受一類比輸入訊號；一位準端，位於該NMOS場效電晶體之源極，且電性連接該電阻之該另一端，以接受該電阻之該準位電壓；及一訊號輸出端，位於該CMOS場效電晶體之汲極，且係用以輸出一數位訊號；其中該準位電壓之絕對值為該NMOS場效電晶體之VSB之絕對值，而依據基板效應之方程式可調整該電阻之一阻值而改變該NMOS場效電晶體之一臨界電壓；而該數位訊號係基於該NMOS場效電晶體之一閘源極電壓VGS與該NMOS場效電晶體之臨界電壓比較之結果而產生。
    [2] 一種比較電路單元，係用於一類比數位轉換電路，該比較電路單元包含：一電阻，其一端電性連接一電源，另一端提供一準位電壓；以及一CMOS場效電晶體，由一PMOS場效電晶體與一NMOS場效電晶體串聯而成，該PMOS場效電晶體之基極與源極電性連接，且該NMOS場效電晶體之基極與源極電性連接，該CMOS場效電晶體包含：一電源端，位於該PMOS場效電晶體之源極；一訊號輸入端，位於該CMOS場效電晶體之閘極，且係用以接受一類比輸入訊號；一位準端，位於該NMOS場效電晶體之源極，且電性連接該電阻之該另一端，以接受該電阻之該準位電壓；及一訊號輸出端，位於該CMOS場效電晶體之汲極，且係用以輸出一數位訊號；其中該數位訊號係基於該NMOS場效電晶體之一閘源極電壓VGS與該NMOS場效電晶體之臨界電壓比較之結果而產生。
    [3] 一種比較電路單元，係用於一類比數位轉換電路，該比較電路單元包含：一第一電阻，其一端電性連接一電源，另一端提供一第一準位電壓；一第二電阻，其一端電性連接該電源，另一端提供一第二準位電壓；以及一CMOS場效電晶體，由一PMOS場效電晶體與一NMOS場效電晶體串聯而成，該PMOS場效電晶體之基極與該電源電性連接，且該NMOS場效電晶體之基極與源極電性連接，該CMOS場效電晶體包含：一訊號輸入端，位於該CMOS場效電晶體之閘極，且係用以接受一類比輸入訊號；一第一位準端，位於該NMOS場效電晶體之源極，且電性連接該第一電阻之該另一端，以接受該電阻之該準位電壓；一第二位準端，位於該PMOS場效電晶體之源極，且電性連接該第二電阻之該另一端，以接受該電阻之該準位電壓；及一訊號輸出端，位於該CMOS場效電晶體之汲極，且係用以輸出一數位訊號；其中該數位訊號係基於該NMOS場效電晶體之一閘源極電壓VGS與該NMOS場效電晶體之臨界電壓比較之結果而產生。
    [4] 如請求項1、2或3所述之比較電路單元，其中當該NMOS場效電晶體之該閘源極電壓VGS大於該NMOS場效電晶體之該臨界電壓，則該NMOS場效電晶體導通，產生負邏輯之邏輯”1”之數位訊號。
    [5] 如請求項1、2或3所述之比較電路單元，其中當該NMOS場效電晶體之該閘源極電壓VGS小於該NMOS場效電晶體之該臨界電壓，則該NMOS場效電晶體不導通，產生負邏輯之邏輯”0”之數位訊號。
    [6] 一種類比數位轉換器，包含：一輸入訊號介面，接受一類比輸入訊號；如請求項1、2或3所述之比較電路單元；以及一輸出訊號介面，與該比較電路單元的該訊號輸出端電性連接，且將該些數位訊號合成為一數位輸出訊號；其中該準位電壓之絕對值為該NMOS場效電晶體之VSB之絕對值，而依據基板效應之方程式可調整該電阻之一阻值而改變該NMOS場效電晶體之一臨界電壓；而該數位訊號係基於該NMOS場效電晶體之一閘源極電壓VGS與該NMOS場效電晶體之臨界電壓比較之結果而產生。
    [7] 如請求項6所述之類比數位轉換器，當該數位輸出訊號之位元數為n位元時，該些比較電路單元之數量為2n－1個。
    [8] 如請求項6所述之類比數位轉換器，其中當該NMOS場效電晶體之該閘源極電壓VGS大於該NMOS場效電晶體之該臨界電壓時，則該NMOS場效電晶體導通，產生負邏輯之邏輯”1”之數位訊號。
    [9] 如請求項6所述之類比數位轉換器，其中當該NMOS場效電晶體之該閘源極電壓VGS小於該NMOS場效電晶體之該臨界電壓時，則該NMOS場效電晶體不導通，產生負邏輯之邏輯”0”之數位訊號。
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    同族专利:
    公开号 | 公开日
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    US20120319882A1|2012-12-20|
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    引用文献:
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